發布日期：2022-04-17 點擊率：68
隨著數字電子系統設計規模的擴大，一些實際應用系統中往往含有多個時鐘，數據不可避免地要在不同的時鐘域之間傳遞。如何在異步時鐘之間傳輸數據，是數據傳輸中一個至關重要的問題，而采用FIFO正是解決這一問題的有效方法。異步FIFO是一種在電子系統中得到廣泛應用的器件，多數情況下它都是以一個獨立芯片的方式在系統中應用。本文介紹一種充分利用FPGA內部的RAM資源，在FPGA內部實現異步FIFO模塊的設計方法。這種異步FIFO比外部FIFO 芯片更能提高系統的穩定性。
1 FIFO的基本結構和工作原理
FIFO(First In First Out)是一種采用環形存儲結構的先進先出存儲器。其使用一個雙端口存儲器存放數據，數據發送方在一端寫入數據，接收方在另一端讀出數據，能夠協調好兩個時鐘域的工作，滿足高時鐘頻率的要求。FIFO在FPGA設計中主要用來緩沖數據和隔離時鐘或相位差異。訪問FIFO時不需要地址線，只需要數據線和讀寫控制信號線，且數據地址由內部讀寫指針自動加1完成，因此利用FIFO實現數據的緩存具有接口簡單、讀寫方便的優點。
根據FIFO的工作時鐘，可將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘，在時鐘沿來臨時同時進行讀寫操作；異步FIFO是指讀寫時鐘不是同一個時鐘，而是相互獨立的。實際上，工作在同一時鐘的FIFO很少用到，多數都是讀寫時鐘獨立的異步FIFO。本文設計的異步FIFO位寬為8，深度(即FIFO可以存儲8位數據的個數)為1 024。異步FIFO的結構如圖1所示。 
2 異步FIFO設計中的問題與解決辦法
2．1 亞穩態問題
在含有觸發器的電路中往往會出現亞穩態問題。亞穩態會使異步FIFO的讀寫地址發生錯誤，產生誤讀或者誤寫。為此異步FIFO設計中亞穩態問題也是一個比較重要的問題。亞穩態不可能完全消除，只能使其出現的概率降到最低。主要有2種方法來降低亞穩態出現的概率：
①采用觸發器冗余方式。即采用多個觸發器級聯的方式，使本來出現概率為P的亞穩態，其出現概率降低到P2，但這種方式會導致延時增加。
②使用格雷碼。格雷碼的相臨碼元之間只有一位發生變化，這就大大地降低了亞穩態出現的概率。本文采用格雷碼方式。
2．2 空／滿標志位的判斷
為保證數據的正確寫入和讀出，不發生寫滿和讀空操作，怎樣判斷空／滿標志位的產生就成為異步FIFO設計的核心問題。異步FIFO是環形存儲的，當讀寫地址指針相等時，意味著空標志位或者滿標志位的產生。但是卻不能確定是寫滿還是讀空狀態。為解決這一問題，本文將轉換為格雷碼后的讀寫地址指針分別經過檢測和計數器。每當讀寫指針遍歷一圈(當讀寫地址指針指向雙端口RAM的最后一個地址)時，寫計數i加1，讀計數j加1。這樣寫滿狀態和讀空狀態的判斷就需要同時滿足兩個條件。下面分別給出寫滿和讀空狀態的判斷。
①寫滿狀態的判別：當讀地址指針等于寫地址指針，并且i>j時，產生滿標志。
②讀空狀態的判別：當寫地址指針等于讀地址指針，并且i=j時，產生空標志。
由于空／滿標志位產生的結構圖對稱，故本文只給出滿標志位產生的結構圖，如圖2所示。其中，主數i為寫地址指針遍歷的圈數，計數j為讀地址指針遍歷的圈數。
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