【導(dǎo)讀】當(dāng)我們?yōu)門(mén)I的DaVinci數(shù)字信號(hào)處理器 (DSP)進(jìn)行POL電源解決方案設(shè)計(jì)時(shí)，對(duì)基本電源技術(shù)的充分了解可以幫助我們克服許多設(shè)計(jì)困難。本文將對(duì)一系列適用于該DaVinci處理器的電源去耦、浪涌電流、穩(wěn)壓精度和排序技術(shù)進(jìn)行討論。
我們將以使用了 TI 電源管理產(chǎn)品的一個(gè)電源管理參考設(shè)計(jì)為例來(lái)提供對(duì)這些論述的支持。
能量之源:大型旁路去耦電容
處理器所使用的全部電流除了由電源本身提供以外，處理器旁路和一些電源的大型電容也是提供電流的重要來(lái)源。當(dāng)處理器的任務(wù)級(jí)別(level of activity)急劇變化而出現(xiàn)陡峭的負(fù)載瞬態(tài)時(shí)，首先由一些本地旁路電容提供瞬時(shí)電流——這種電容通常為小型陶瓷電容，其可以對(duì)負(fù)載的變化快速響應(yīng)。隨著處理速度的增加，對(duì)于更多能量存儲(chǔ)旁路電容的需求變得更為重要。另一個(gè)能量來(lái)源是電源的大型電容。為了避免出現(xiàn)穩(wěn)定性問(wèn)題，必須注意一定要確保電源的穩(wěn)定性，并且可以利用添加的旁路電容正確地啟動(dòng)。因此，我們要保證對(duì)電源反饋回路的補(bǔ)償以適應(yīng)額外的旁路電容。電源評(píng)估板 (EVM) 在試驗(yàn)臺(tái)上可能非常有效，但在負(fù)載附近添加了許多旁路電容的情況下其性能可能會(huì)發(fā)生變化。
作為一個(gè)經(jīng)驗(yàn)法則，我們可以通過(guò)盡可能近的在處理器功率引腳處放置多個(gè)0603或0402電容(60用于內(nèi)核電壓，而30用于DM6443的I/O電壓)，從而將DaVinci電源電壓從系統(tǒng)噪聲中完全去耦。更小型的0402電容是較好的選擇，因?yàn)槠浼纳姼休^低。較小的電容值(例如，560pF)應(yīng)該最為接近功率引腳，其距離僅為1.25cm。其次，最為接近功率引腳的是中型旁路電容(例如，220nF)。建議每個(gè)電源至少要使用8個(gè)小型電容和8個(gè)中型電容，并且應(yīng)緊挨著B(niǎo)GA過(guò)孔安裝(占用內(nèi)部BGA空間，或者至少應(yīng)在外部角落處)。在更遠(yuǎn)一點(diǎn)的地方，可以安裝一些較大的大型電容，但也應(yīng)該盡可能地靠近處理器。
浪涌電流
具有大旁路電容的電源存在啟動(dòng)問(wèn)題，因?yàn)殡娫纯赡軣o(wú)法對(duì)旁路電容充電，而其正是啟動(dòng)期間滿(mǎn)足處理器要求所需要的。因此，在啟動(dòng)期間，過(guò)電流可能會(huì)引起電源的關(guān)斷，或者電壓可能會(huì)暫時(shí)地下降(變?yōu)榉菃握{(diào)狀態(tài))。一個(gè)很好的設(shè)計(jì)實(shí)踐是確保電壓在啟動(dòng)期間不發(fā)生壓降、過(guò)沖或承受長(zhǎng)時(shí)間的高壓狀態(tài)。為了減少浪涌電流，可以通過(guò)增加內(nèi)核電壓電源的啟動(dòng)時(shí)間，來(lái)允許旁路電容緩慢地充電。許多DC/DC調(diào)節(jié)器都具有獨(dú)特的可調(diào)軟啟動(dòng)引腳，以延長(zhǎng)電壓斜坡時(shí)間。如果調(diào)節(jié)器不具有這種軟啟動(dòng)引腳，那么我們可以利用一個(gè)外部 MOSFET 以及一種RC充電方案，來(lái)從外部對(duì)其進(jìn)行實(shí)施。我們還推薦使用一種帶有電流限制功能的DC/DC調(diào)節(jié)器，來(lái)幫助維持一種單調(diào)的電壓斜坡。實(shí)施一個(gè)軟啟動(dòng)方案有助于滿(mǎn)足DaVinci處理器的排序要求。
排序
越來(lái)越多的處理器廠商將提供推薦的內(nèi)核及I/O上電排序的時(shí)序準(zhǔn)則。一旦獲知時(shí)序要求，POL電源設(shè)計(jì)人員便可選擇一種適當(dāng)?shù)募夹g(shù)。對(duì)一個(gè)雙路電源上電和斷電的方法有很多種：順序排序和同時(shí)排序是最為常用的兩種方法。
當(dāng)在內(nèi)核和I/O上電之間要求一個(gè)較短的毫秒級(jí)時(shí)間間隔時(shí)，我們就可以實(shí)施順序排序。實(shí)施順序排序的一種方法是，只需將一個(gè)穩(wěn)壓器的 PWERGOOD引腳連接至另一個(gè)穩(wěn)壓器的ENABLE引腳即可。當(dāng)內(nèi)核和I/O電壓差在上電和斷電期間需要被最小化時(shí)，就需要使用同時(shí)排序。要實(shí)施同時(shí)排序，內(nèi)核和I/O電壓應(yīng)彼此緊密地跟蹤，直到達(dá)到較低的理想電壓電平。在這一點(diǎn)上，較低的內(nèi)核電壓達(dá)到了其設(shè)定值要求，而較高的I/O電壓將可以繼續(xù)上升至其設(shè)定值。
在自升壓模式中，DaVinci處理器要求對(duì)CVDD和CVDDDSP內(nèi)核電源進(jìn)行同時(shí)排序。在主機(jī)升壓模式中，CVDD 必須斜坡上升，并在CVDDSP開(kāi)始斜坡上升以前達(dá)到其設(shè)置值(1.2V)。作為一個(gè)最大值，CVDDDSP 電源必須在關(guān)閉(開(kāi)啟)“始終開(kāi)啟”和DSP域之間的短路開(kāi)關(guān)以前上電。我們可以以任何順序啟動(dòng)I/O電源(DVDD18、DVDDR2和DVDD33)，但是必須在CVDD電源100ms的同時(shí)達(dá)到其設(shè)定值。
穩(wěn)壓精度
電源系統(tǒng)的電壓容差有幾個(gè)影響因素。電壓基準(zhǔn)精度就是最為重要的一個(gè)影響因素，我們可以在電源管理器件的產(chǎn)品說(shuō)明書(shū)中找到其規(guī)范。新型穩(wěn)壓器要求達(dá)到±1%的精度或更高的溫度基準(zhǔn)精度。一些成本較低的穩(wěn)壓器可能會(huì)要求±2%或±3%的基準(zhǔn)電壓精度。請(qǐng)?jiān)诋a(chǎn)品說(shuō)明書(shū)中查看穩(wěn)壓器廠商的相關(guān)規(guī)范，以確保穩(wěn)壓精度可以滿(mǎn)足處理器的要求。另一個(gè)影響穩(wěn)壓精度的因素是穩(wěn)壓器外部反饋電阻的容差。
在要求精確容差值的情況下，我們推薦使用±1%的容差電阻。另外，在將這種電阻用于編程輸出電壓時(shí)，其將會(huì)提供額外±0.5%的精度。具體的計(jì)算公式如下：
輸出電壓精度=2×(1-VREF/VOUT)×TOLRES
第三個(gè)影響因素是輸出紋波電壓。一個(gè)卓越的設(shè)計(jì)實(shí)踐是針對(duì)低于1%輸出電壓的峰至峰輸出電壓進(jìn)行設(shè)計(jì)，其可使電源系統(tǒng)的電壓精度提高±0.5%。假設(shè)為±2%基準(zhǔn)精度，那么這3個(gè)影響因素加在一起則為±3%的電源系統(tǒng)精度。
DaVinci CVDD電源要求一個(gè)可帶來(lái)±4.2%精度的50mV容差的1.2V典型內(nèi)核電源。3.3V DVDD電源具有一個(gè)可帶來(lái)±4.5%精度的150mV的容差，而1.8V DVDD電源則具有一個(gè)可帶來(lái)±5%精度的90mV的容差。使穩(wěn)壓器靠近負(fù)載來(lái)減少路由損耗是非常重要的。需要注意的是，如果電源具有3%的容差，且處理器內(nèi)核電壓要求具有4.2%容差的情況下，我們就必須對(duì)去耦網(wǎng)絡(luò)進(jìn)行設(shè)計(jì)，以能夠適應(yīng)1.2V電壓軌的1.2%精度或14mV容差。
歷史經(jīng)驗(yàn)數(shù)據(jù)顯示，內(nèi)核電壓隨著處理技術(shù)的發(fā)展而不斷降低。對(duì)內(nèi)核電壓稍作改變，便可提供更高的性能，或節(jié)省更多的電量。選擇一個(gè)具有可編程輸出電壓和±3% 以上輸出電壓容差的穩(wěn)壓器是一種較好的設(shè)計(jì)方法。相比從零開(kāi)始重新設(shè)計(jì)一種全新的電源，簡(jiǎn)單的電阻器變化或引腳重新配置要容易得多。因此，我們要選擇一款可以支持低至0.9V或更低輸出電壓的穩(wěn)壓器，以能夠最大化地重用，并幫助簡(jiǎn)化TI片上系統(tǒng)(SoC)器件未來(lái)版本的使用。
一旦充分了解了去耦、排序和容差要求以后，為DaVinci處理器設(shè)計(jì)一款電源解決方案就變得非常簡(jiǎn)單明了。在為所有高性能處理器設(shè)計(jì)電源時(shí)，堅(jiān)持使用上述技術(shù)是一個(gè)相當(dāng)不錯(cuò)的設(shè)計(jì)實(shí)踐。
