在嵌入式運(yùn)用中，體系有必要滿(mǎn)意極端嚴(yán)厲的時(shí)序需求，如敞開(kāi)電源后電子體系進(jìn)入可操作狀況所需求的時(shí)刻。PCI Express(PCIe)產(chǎn)物或汽車(chē)運(yùn)用中根據(jù)操控器局域網(wǎng)絡(luò)(CAN)的電子操控單元(ECU)就是具有嚴(yán)厲時(shí)序需求的電子體系運(yùn)用實(shí)例。
因?yàn)橐?guī)范PCIe體系敞開(kāi)電源后僅需100毫秒，體系的根組件即開(kāi)端掃描總線(xiàn)以便找到拓?fù)湟?guī)劃，并在過(guò)程中進(jìn)行初始化裝備。因而，若是PCIe設(shè)備沒(méi)有預(yù)備好呼應(yīng)裝備懇求，根組件就找不到此PCIe設(shè)備，并以為它不存在，形成該設(shè)備將無(wú)法參加PCIe總線(xiàn)體系。 汽車(chē)的運(yùn)用景象與此大致相仿。在以CAN為根底的網(wǎng)絡(luò)中，當(dāng)ECU進(jìn)入休眠形式，這時(shí)它們將中止運(yùn)作并堵截電源銜接。只要少有些電路依然堅(jiān)持戒備狀況，以便勘探發(fā)動(dòng)信號(hào)。一旦信號(hào)被發(fā)動(dòng)，ECU就會(huì)從頭銜接電源并開(kāi)端引導(dǎo)。在發(fā)動(dòng)往后的榜首個(gè)100毫秒內(nèi)答應(yīng)錯(cuò)失一些消息，旦之后所有的ECU都有必要在網(wǎng)絡(luò)(如CAN網(wǎng)絡(luò))上做好充沛的運(yùn)作預(yù)備 削減初始裝備數(shù)據(jù)Fast Startup加快反應(yīng)時(shí)刻
為滿(mǎn)意汽車(chē)和PCIe運(yùn)用范疇嚴(yán)厲的發(fā)動(dòng)時(shí)刻需求，賽靈思(Xilinx)Automotive、賽靈思研討試驗(yàn)室以及德國(guó)卡爾斯魯厄技能研討所協(xié)作投入研制作業(yè)，設(shè)法藉由兩個(gè)步調(diào)的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)裝備辦法處理此問(wèn)題。 透過(guò)Fast Startup可分兩步調(diào)裝備FPGA組件，而非運(yùn)用單一(整片)的全組件裝備。當(dāng)透過(guò)榜首優(yōu)先比特流敞開(kāi)電源時(shí)，測(cè)驗(yàn)人員僅先加載時(shí)序要害模塊，再加載非時(shí)序要害模塊。這種辦法可削減初始裝備數(shù)據(jù)，進(jìn)而大幅下降時(shí)序要害描繪中FPGA組件的發(fā)動(dòng)時(shí)刻。 Fast Startup答應(yīng)FPGA描繪以最快時(shí)刻發(fā)動(dòng)描繪的要害模塊，其速度比規(guī)范全裝備辦法要快得多。盡管在本質(zhì)上Fast Startup運(yùn)用有些重裝備，但兩者概念仍有所不同。有些重裝備的初衷是將完好描繪作為可在運(yùn)作時(shí)，可修正的初始裝備運(yùn)用。相反的，F(xiàn)ast Startup已運(yùn)用一個(gè)初始的有些比特流，在敞開(kāi)電源時(shí)僅裝備FPGA組件的一個(gè)特定區(qū)域。初次裝備僅包括完好FPGA描繪中有必要裝備和疾速運(yùn)作的有些。剩余有些則在之后運(yùn)算作業(yè)中，運(yùn)用有些從頭裝備進(jìn)行裝備。 Fast Startup的東西流程依靠描繪保管流程樹(shù)立對(duì)準(zhǔn)時(shí)序要害子體系及非時(shí)序要害子體系的有些比特流(圖1)。描繪保管流程將FPGA描繪分割為邏輯模塊(或稱(chēng)為分區(qū))。分區(qū)構(gòu)成了層次鴻溝，將內(nèi)部模塊與描繪中的其它組件彼此阻隔。分區(qū)一旦履行(即完結(jié)規(guī)劃和布線(xiàn))，就能被其它運(yùn)作導(dǎo)入，依照每個(gè)實(shí)例中完全一樣的辦法履行該分區(qū)的模塊。因而，運(yùn)用Fast Startup辦法的榜首步是將完好的FPGA描繪分紅富含時(shí)序要害子體系的高優(yōu)先級(jí)分區(qū)和對(duì)準(zhǔn)其他組件的低優(yōu)先級(jí)分區(qū)等兩有些。 圖1 Fast Startup東西流程晉升運(yùn)作功率FPGA依凹凸優(yōu)先級(jí)分區(qū)履行
為盡可能得到較小的高優(yōu)先級(jí)分區(qū)有些比特流，描繪中有一些問(wèn)題需要思考。首要，該分區(qū)有必要只能包括時(shí)序要害組件，或者是如ICAP體系履行低優(yōu)先級(jí)的有些重裝備組件。取得小規(guī)模初始有些比特流的要害是運(yùn)用較小的區(qū)域來(lái)履行高優(yōu)先級(jí)分區(qū)。也就是說(shuō)，開(kāi)發(fā)人員有必要將這個(gè)分區(qū)限制在FPGA中的一個(gè)恰當(dāng)區(qū)域中。 為了在FPGA中找到抱負(fù)的物理方位，這個(gè)區(qū)域有必要為該描繪供給恰當(dāng)?shù)馁Y源。運(yùn)用該區(qū)域以外的資源盡管也是可行，但這么做有可能會(huì)阻礙FPGA描繪中非時(shí)序要害有些的資源。 當(dāng)開(kāi)發(fā)人員已對(duì)FPGA進(jìn)行分區(qū)，且已找到這些分區(qū)的恰當(dāng)區(qū)域后，下一步就是運(yùn)用一個(gè)空的低優(yōu)先級(jí)分區(qū)來(lái)履行高優(yōu)先級(jí)分區(qū)。得到的比特流富含許多對(duì)準(zhǔn)未運(yùn)用資源的裝備架構(gòu)，描繪人員可刪去這些架構(gòu)，即可取得對(duì)準(zhǔn)開(kāi)始裝備高優(yōu)先級(jí)分區(qū)的有用有些比特流。 至于樹(shù)立低優(yōu)先級(jí)的有些比特流，則首要要樹(shù)立富含高優(yōu)先級(jí)分區(qū)和低優(yōu)先級(jí)分區(qū)這兩個(gè)分區(qū)的完好FPGA描繪。從曩昔的履行導(dǎo)入高優(yōu)先級(jí)分區(qū)，進(jìn)而保證其履行辦法與本來(lái)一樣。 關(guān)于賽靈思Virtex-6組件而言，有些重裝備流程適用于上述所有的狀況。這樣就會(huì)主動(dòng)得到對(duì)準(zhǔn)低優(yōu)先級(jí)分區(qū)的有些比特流。因?yàn)镾partan-6組件系列不支持有些重裝備流程，在履行對(duì)準(zhǔn)Spartan-6描繪的Fast Startup時(shí)，可運(yùn)用對(duì)準(zhǔn)差異化的有些重裝備的BitGen選項(xiàng)，以取得低優(yōu)先級(jí)分區(qū)的有些比特流。 在TFT顯現(xiàn)器上驗(yàn)證Fast Startup裝備 為了在硬件中驗(yàn)證Fast Startup裝備辦法，可在一塊Virtex-6
ML605板和Spartan-6 SP605板上履行此辦法。因?yàn)閂irtex-6的運(yùn)用布景源自視訊范疇，用戶(hù)接通視訊體系電源時(shí)，總希望能馬上看到體系有所呼應(yīng)，而不必等候數(shù)秒。因而，在圖2所展現(xiàn)的體系中，為一個(gè)裝備薄膜晶體管(TFT)操控器的高優(yōu)先級(jí)子體系可敏捷點(diǎn)亮TFT屏幕。關(guān)于其它低優(yōu)先級(jí)運(yùn)用，第二個(gè)描繪則供給了對(duì)以太網(wǎng)絡(luò)中心、通用異步收發(fā)器(UART)和硬件定時(shí)器。
圖2裝備TFT操控器的高優(yōu)先級(jí)子體系可敏捷運(yùn)作TFT屏幕因而，運(yùn)用帶有保密接口(BPI)的外置閃存作為裝備接口，一旦初始高優(yōu)先級(jí)比特流裝備完該處理器子體系，在BRAM外運(yùn)作的軟件就會(huì)初始化TFT操控器，并將數(shù)據(jù)寫(xiě)入DDR內(nèi)存中的架構(gòu)緩沖器。這樣就能保證發(fā)動(dòng)時(shí)，屏幕敏捷顯現(xiàn)在TFT上面。之后，從BPI閃存中讀出第二個(gè)比特流，并裝備低優(yōu)先級(jí)分區(qū)，處理器子體系就可履行如Web服務(wù)器等運(yùn)用程序。 為便利擴(kuò)大和明晰阻隔兩個(gè)分區(qū)，試驗(yàn)人員運(yùn)用AXI至AXI橋接器。這也大幅削減穿過(guò)兩個(gè)描繪分區(qū)鴻溝的網(wǎng)絡(luò)。低優(yōu)先級(jí)分區(qū)與高優(yōu)先級(jí)分區(qū)則同享同一個(gè)體系頻率。 如表1為FPGA資源運(yùn)用狀況，表2則是傳統(tǒng)發(fā)動(dòng)辦法、僅有高優(yōu)先級(jí)分區(qū)緊縮比特流的發(fā)動(dòng)辦法和Fast
Startup裝備辦法的裝備時(shí)刻。每種辦法都運(yùn)用BPIx16裝備接口，而選用的裝備速率為2MHz和10MHz。試驗(yàn)人員運(yùn)用一臺(tái)示波器丈量該數(shù)據(jù)，可得到FPGA的「Init」和「Done」信號(hào)。表2中「緊縮的」字段表明僅有高優(yōu)先級(jí)分區(qū)的緊縮比特流。包括兩個(gè)分區(qū)完好的FPGA描繪緊縮比特流將到達(dá)3.1MB
